Егоров В.А. Основы микропроцессорных систем управления - файл n1.doc

приобрести
Егоров В.А. Основы микропроцессорных систем управления
скачать (1446 kb.)
Доступные файлы (1):
n1.doc1446kb.30.05.2012 11:10скачать

n1.doc

1   2   3   4   5   6   7   8   9

1) Команда пересылки содержимого аккумулятора в ячейку памяти (MOV M ,A)


Схема команды: (А?М)
Таблица 17

Такт

Управляющие сигналы

Действия

1

y1

СК ?РК

2

y0

СК+1?СК

3

y5

(MEM[PA]) ?РД

4

y3

РД?РК

5

y2

Адр. частьРК?РА


6

y6

А?РД

7

y4

РД?( MEM[PA])



2) Команды сложения (вычитания) содержимого аккумулятора с операндом в ячейке памяти, адресуемой в команде (ADD M (SUB M))


Схема команды: (А+М?А (А-М?А))

Таблица 18

Такт

Управляющие сигналы

Действия

1

y1

СК ?РК

2

y0

СК+1?СК

3

y5

(MEM[PA]) ?РД

4

y3

РД?РК

5

y2

Адр. частьРК?РА

6

y5

(MEM[PA]) ? РД

7

y10(y11),y7,y8

А+РД? БР (А-РД? БР)

8

y9

БР?А



3) Команды логического умножения (логического сложения) содержимого аккумулятора с операндом в памяти AND M; OR M;

Схема команды: (А and М?А (А or М?А))


Таблица 19

Такт

Управляющие

сигналы

Действия

1

y1

СК ?РК

2

y0

СК+1?СК

3

y5

(MEM[PA]) ?РД

4

y3

РД?РК

5

y2

Адр. частьРК?РА

6

y5

(MEM[PA]) ? РД

7

y12(y13),y7,y8

А and РД? БР (А or РД? БР)

8

y9

БР?А

4) Команда пересылки содержимого ячейки памяти в аккумулятор (MOV A,M)

Схема команды: (М?А)


Таблица 20

Такт

Управляющие сигналы

Действия

1

y1

СК ?РК

2

y0

СК+1?СК

3

y5

(MEM[PA]) ?РД

4

y3

РД?РК

5

y2

Адр. частьРК?РА

6

y5

(MEM[PA]) ?РД

7

y10,y7

РД?БР

8

y9

БР?A



5) Команда безусловного перехода на метку Addr (JMP Addr)



Таблица 21

Такт

Управляющие сигналы

Действия

1

y1

СК ?РК

2

y0

СК+1?СК

3

y5

(MEM[PA]) ?РД

4

y3

РД?РК

5

y14

Адр. частьРК?СК


5.3. Реализация устройства управления

(управляющий автомат с жёсткой логикой)



В состав схемы (рис. 48) входят регистр кода операции, являющийся частью регистра команд, счётчик тактов, дешифратор тактов и дешифратор кода операции, а также логические схемы образования управляющих функциональных сигналов (логическая матрица).

На счётчик тактов поступают импульсы от ГТИ, и счётчик с каждым импульсом увеличивает своё содержимое на 1. Состояния счётчика представляют собой номера тактов, изменяющиеся от 1 до n. Дешифратор формирует на i-м выходе единичный сигнал при i-м состоянии счётчика тактов, т.е. во время i-го такта.

Дешифратор кода операции вырабатывает единичный сигнал на j-м выходе, если исполняется j-я команда.

Принцип построения логических схем образования управляющих функциональных сигналов поясняет рис. 49.




Рис. 48. Структурная схема автомата
Р
ис. 49. Формирование сигнала Yk в i-м и n-м тактах выполнения j-й команды
Здесь показан фрагмент схемы, обеспечивающий выработку управляющего сигнала Yk в i-м и n-м тактах выполнения j-й команды.

Недостатком рассмотренной схемы является одинаковое число тактов для каждой команды. Это требует выравнивания числа тактов исполнения команд по наиболее длинной команде, что ведёт к непроизводительным затратам времени. Чтобы устранить этот недостаток, схемы строят с использованием нескольких счётчиков тактов.

5.4. Пример реализации устройства управления

(для процессора с одноадресными командами)



Пусть требуется реализовать пятиразрядный процессор с одноадресными командами по схеме рис. 47, имеющий формат команды:



Рис. 50. Формат команды пятиразрядного процессора
Процессор должен выполнять следующую последовательность действий:

1) переслать первый операнд из памяти в аккумулятор;

2) сложить содержимое аккумулятора со вторым операндом, выбираемым из памяти;

3) поместить результат из аккумулятора в память.
Для реализации указанных действий воспользуемся командами MOV A,M; ADD M; MOV M,A, описанными выше. Закодируем команды цифрами 2, 1 и 0 соответственно. Учитывая, что процессор стартует с нулевого адреса, изобразим заполнение памяти:

Таблица 22

Адрес

ячейки

Содержимое

ячейки

Кодировка

содержимого

0

MOV A,M

10 100

1

ADD M

01 101

2

MOV M,A

00 110

3

не используется




4

1-ый операнд (8)

01000

5

2-ой операнд (9)

01001

6

результат (17)

10001


Первые три ячейки занимают команды: первая из них – помещает содержимое ячейки с адресом 4 (100(В)) в аккумулятор; вторая – прибавляет к содержимому аккумулятора содержимое ячейки с адресом 5 (101(В)); третья – сохраняет результат в ячейку ОЗУ с адресом 6 (110(В)).

Определим длительность команд в тактах (8, 8, 7). Следовательно, дешифратор тактов имеет 3-входа, 8-выходов, а счетчик тактов – трехразрядный.

Так как под кодировку команды отведено два разряда - дешифратор кода команды имеет 2-входа, 4-выхода.

Таким образом, матрица, формирующая сигналы управления Yn, имеет 8 строк и 4 столбца.

Матрицу удобно заполнять по столбцам, имея перед собой последовательность формирования управляющих сигналов по тактам, для конкретной команды. На пересечении столбца, соответствующего реализуемой команде, со строками, соответствующими тактам, включаются элементы “2-И”, на выходе которых подписывают управляющие сигналы, соответствующие данному такту. Когда все столбцы сформированы, объединяют одноименные управляющие сигналы из всех точек на элементе “ИЛИ”.

Руководствуясь данным принципом, на рис. 51 составлена схема логической матрицы устройства управления пятиразрядного процессора с одноадресными командами.




Рис. 51. Схема матрицы, формирующей сигналы управления
Приведенная схема упрощена, так как первые четыре такта всех реализуемых команд формируют одинаковые управляющие сигналы.

5.5. Вопросы для повторения



1. Перечислите регистры микропроцессора. Поясните их назначение.

2. В чем особенность регистра аккумулятора?

3. Каково назначение коммутатора?

4. Каково назначение устройства управления?

5. Поясните принцип работы управляющего автомата с жесткой логикой.

6. Контрольная работа
Цель работы - ознакомление с основными методами представления информации в микропроцессорных системах управления, освоение правил перевода чистовых данных из одной системы счисления в другую, изучение методов повышения надежности передачи информации по линиям связи, изучение методики записи и преобразования логи­ческих выражений, анализ таблиц истинности и составление логических схем.

6.1. Задания к контрольной работе



Контрольная работа включает четыре задания.
Задание 1

Два числа, одно из которых - номер Вашей зачётной книжки, а другое представляет собой сумму числа 40 и числа из двух послед­них цифр номера зачётной книжки, перевести в двоичную, восьмеричную и шестнадцатеричную системы счисления. Сложить эти числа в двоичной системе счисления и результат перевести в десятич­ную систему счисления, а затем записать в двоично-десятичном коде.
Задание 2

Пользуясь таблицей кодов КОИ-7 (см. табл. 1) записать свою фамилию и имя, разделенные пробелом, в виде последователь­ности двоичных и шестнадцатеричных кодов. Дополнить полученную последовательность кодов восьмым контрольным разрядом для кон­троля на четность и записать новые последовательности кодов по­вышенной надежности.
Задание 3

Записать логическое выражение для функции F(X,Y,Z) согласно заданной таблице истинности (табл. 23). Полученное логическое выражение упростить и составить по нему логическую схему. Вариант значений логической функции при раз­личных значениях аргументов X,Y и Z определяется по послед­ней цифре номера Вашей зачетной книжки.

Таблица 23

Значения

аргументов

Значения функции для различных вариантов

X

Y

Z

0

1

2

3

4

5

6

7

8

9

Пример

0

0

0

0

1

1

1

1

0

0

1

1

0

0

1

1

0

1

0

1

0

1

0

1

1

0

1

0

0

0

1

0

0

1

0

0

1

0

0

1

0

1

0

1

0

0

1

0

0

0

1

0

1

1

0

0

1

0

0

1

1

0

0

0

0

0

1

0

0

0

1

1

0

1

0

1

0

1

0

0

0

0

0

0

1

1

0

1

1

1

0

0

0

0

1

0

1

0

1

0

0

1

0

0

1

1

0

0

0

1

0

1





Рис. 52. Варианты логических схем
Задание 4

Для заданной схемы, составленной из трех логических эле­ментов ЛЭ1, ЛЭ2, ЛЭ3 записать логическое выражение и составить таблицу истинности. Вариант схемы берётся из рис. 52 согласно последней цифре номера зачётной книжки, вариант типов элементов ЛЭ1, ЛЭ2 и ЛЭ3 берется на табл. 24 согласно предпоследней цифре номера зачётной книжки.

Таблица 24

Элемент в схеме

Тип элемента




0

1

2

3

4

5

6

7

8

9

Э1

ИЛИ-НЕ

ИЛИ

И-НЕ

И

И

И-НЕ

ИЛИ

ИЛИ-НЕ

ИЛИ-НЕ

И

Э2

ИЛИ

И-НЕ

ИЛИ-НЕ

ИЛИ-НЕ

ИЛИ-НЕ

ИЛИ

ИЛИ-НЕ

И

ИЛИ

ИЛИ-НЕ

Э3

И

ИЛИ

ИЛИ

ИЛИ

И-НЕ

ИЛИ

И

ИЛИ

И-НЕ

ИЛИ-НЕ



6.2. Методические указания к контрольной работе



После изучения первой главы пособия об осно­вах представления информации в вычислительных устройствах выполнение первого задания особых трудностей не пред­ставляет.

Второе задание лучше выполнять в виде таблицы, где после­довательности двоичных и шестнадцатеричных кодов для простого представления в КОИ-7 и для представления с дополнительным старшим раз­рядом контроля четности записываются в отдельные колонки (табл. 25).

Например, при передаче сообщения "МИКРО-ЭВМ" по каналам связи каждая буква кодируется в КОИ-7 согласно табл. 1. КОИ-7 даст семь двоичных разрядов, которые записываются во вто­рую колонку табл. 25. Для записи этих кодов в шестнадцатерич­ной форме в восьмой разряд добавляем 0 и переводим из двоичной системы счисления в шестнадцатеричную (третья колонка табл. 25). Если при передаче выполняется проверка на отсутствие "сбоев" путем контроля четности, то в восьмой разряд добавляется 0 или 1 так, чтобы количество единиц при передаче каждой буквы было четным (четвертая колонка табл. 25).

Таблица 25


Буква

Код КОИ-7

Код КОИ-7 с контрольным разрядом на чётность

Двоичное

представление

Шестнадцатеричное

представление

М

И

К

Р

О

-

Э

В

М

1101101

1101001

1101011

1110010

1101111

0101101

1111100

1110111

1101101

6D

69

6B

72

6F

2D

7C

77

6D

11101101

01101001

11101011

01110010

01101111

00101101

11111100

01110111

11101101



Выполнение третьего задания поясним на примере из табл. 24. Логическое выражение проще всего записать в нормальной дизъюнктивной форме, для чего берётся столько слагаемых, сколь­ко единиц в колонке функции (в данном случав четырех слагаемых). Каждое слагаемое представляет собой логическое произведение всех трёх аргументов, причем, если в строке аргумент равен нулю, то он берётся с инверсией.

Полученное выражение необходимо упро­стить, используя законы алгебры логики. В рассмотренном примере функция будет иметь вид:

Для составления логической схемы используют логические эле­менты И, ИЛИ и НЕ и соединяют так, чтобы сигналы X,Y и Z, про­ходя через эти элементы, выполняли действия согласно правилу приоритета логических операций, то есть сначала инверсию, затем конъюнкта и в последнюю очередь дизъюнкцию. На схеме полезно указывать промежуточные результаты (рис. 53).


Рис. 53. Пример логической схемы
Четвёртое задание – это задача, обратная третьему заданию. На рис. 53 показано, как составить по схеме логическое выражение. Таблицу истинности получают из логического выражения подстанов­кой значений аргументов и его вычислением для всех восьми строк.

6.3. Содержание отчёта по контрольной работе



Отчет по контрольной работе должен содержать:

1. исходные данные, промежуточные и конечные результаты с подробными пояснениями для всех четырех заданий согласно варианту;

2. список литературы.

Вопросы к экзамену

1. Системы счисления. Преобразование чисел из одной системы счисления в другую.

2. Двоичная арифметика (операции сложения, вычитания, умножения).

3. Однопеременные коды. Код Грея. Защита информации от помех. Код Хемминга.

4. Двоичные коды (прямой, обратный, дополнительный, кодирование десятичных чисел и алфавитно-цифровой информации).

5. Понятие логической переменной и логической функции. Логические операции (И, ИЛИ, НЕ, исключающее ИЛИ – схема технического аналога, таблица истинности, условное обозначение). Логические операции над многоразрядными двоичными кодами. Маскирование данных.

6. Дешифратор и мультиплексор.

7. Триггеры (асинхронный, синхронный и двухтактный RS, JK, D и T триггеры – назначение, функциональная схема, принцип действия, таблица состояния).

8. Регистр и счетчик.

9. Полусумматор, сумматор, многоразрядный параллельный сумматор.

10. Классификация микросхем памяти.

11. Элемент памяти и структура статического ОЗУ.

12. Основные функциональные узлы центрального процессора.

13. Принцип работы управляющего автомата с жесткой логикой.
Литература
1. Каган Б.М. ЭВМ и системы. М.: Энеpгоатомиздат, 1985. - 522 с.

2. Электронные промышленные устройства: Учебник для студ. вузов спец. «Промышленная электроника» / В.И. Васильев, Ю.М. Гусев, В.Н. Миронов и др. М.: Высш. шк., 1988. - 303 с.

3. Введение в микроЭВМ / С.А. Майоров, В.В. Кириллов, А.А. Приблуда. Л.: Машиностроение. Ленингр. отд-ние, 1988. - 304 с.

4. Компьютер: справочное руководство. В 3 т. Т. 1. / Пер. с англ.; Под ред. Г. Хелмса. - М.: Мир, 1986. - 416 с.

5. Основы цифровой техники / Л.А. Мальцева, Э.М. Фромберг, В.С. Ямпольский. – М.: Радио и связь, 1987. – 128 с.

6. Лебедев О.Н. Микросхемы памяти и их применение. – М.: Радио и связь, 1990. – 160 с.

7. Шило В.Л. Популярные цифровые микросхемы: Справочник. – М.: Радио и связь, 1987. – 352 с.


Оглавление

В.А. Егоров 1

В.А. Егоров 1

ВВЕДЕНИЕ 3

1. СИСТЕМЫ СЧИСЛЕНИЯ ЦИФРОВЫХ ВЫЧИСЛИТЕЛЬНЫХ УСТРОЙСТВ 4

1.1. Понятие о позиционных системах счисления 4

1.1. Понятие о позиционных системах счисления 4

1.1.1. Двоичная система счисления 5

1.1.2. Восьмеричная система счисления 5

1.1.3. Шестнадцатеричная система счисления 5

1.2. Перевод чисел из одной системы счисления в другую 6

1.2. Перевод чисел из одной системы счисления в другую 6

1.2.1. Перевод чисел из десятичной системы счисления в двоичную 6

1.2.2. Перевод чисел в двоичной, восьмеричной и шестнадцатеричной системах счисления 6

1.3. Двоичная арифметика 7

1.3. Двоичная арифметика 7

1.4. Двоично-десятичный код 8

1.4. Двоично-десятичный код 8

1.4.1. Арифметические действия над двоично-десятичными кодами 8

1.5. Вопросы для повторения 9

1.5. Вопросы для повторения 9

2. ДВОИЧНЫЕ КОДЫ ПЕРЕДАЧИ ИНФОРМАЦИИ
И ЗАЩИТА ИХ ОТ ПОМЕХ 9

2.1. Стандартные коды обмена информацией 9

2.1. Стандартные коды обмена информацией 9

2.2. Однопеременные коды 11

2.2. Однопеременные коды 11

2.3. Помехоустойчивое кодирование 13

2.3. Помехоустойчивое кодирование 13

2.3.1. Код с проверкой на чётность 13

2.3.2. Код Хемминга 14

D1 15

2.4. Вопросы для повторения 15

2.4. Вопросы для повторения 15

3. ИССЛЕДОВАНИЕ ДИСКРЕТНЫХ СХЕМ С ПОМОЩЬЮ АЛГЕБРЫ ЛОГИКИ 16

3.1. Понятие логической функции и логической переменной 16

3.1. Понятие логической функции и логической переменной 16

X 17

Y 17

Z 17

3.2. Логические операции 17

3.2. Логические операции 17

3.2.1. Конъюнкция или логическое умножение 17

X 17

Y 17

3.2.2. Дизъюнкция или логическое сложение 17

X 18

Y 18

3.2.3. Инверсия или логическое отрицание 18

X 18

3.3. Приоритет логических операций 18

3.3. Приоритет логических операций 18

3.4. Законы алгебры логики 19

3.4. Законы алгебры логики 19

3.5. Сложносоставные элементы цифровой микросхемотехники 19

3.5. Сложносоставные элементы цифровой микросхемотехники 19

3.6. Составление логических выражений по таблице истинности 20

3.6. Составление логических выражений по таблице истинности 20

3.7. Составление логических выражений по бесконтактным схемам 22

3.7. Составление логических выражений по бесконтактным схемам 22

3.8. Построение схем по логическому выражению 22

3.8. Построение схем по логическому выражению 22

3.9. Составление таблицы истинности по логическому выражению 23

3.9. Составление таблицы истинности по логическому выражению 23

3.10. Вопросы для повторения 23

3.10. Вопросы для повторения 23

4. ТИПОВЫЕ УЗЛЫ ЦИФРОВОЙ МИКРОСХЕМОТЕХНИКИ 23

4.1. Комбинационные схемы 23

4.1. Комбинационные схемы 23

4.1.1. Понятие о комбинационной схеме 23

4.1.2. Схема совпадения кодов 23

X 23

Y 23

4.1.3. Дешифратор 24

Входы 24

X2 24

X1 24

X0 24

4.1.4. Мультиплексор 27

X1 27

X0 27

4.1.5. Вопросы для повторения 28

4.2. Триггеры 28

4.2. Триггеры 28

4.2.1. Общие сведения о триггерах 28

4.2.2. Асинхронный RS – триггер 28

4.2.3. Синхронный RS – триггер 30

4.2.4. Двухтактный RS – триггер 30

4.2.5. Универсальный JK-триггер 31

4.2.6. Информационный D-триггер 33

4.2.7. Счётный Т-триггер 33

4.2.8. Вопросы для повторения 34

4.3. Регистры 36

4.3. Регистры 36

4.3.1. Вопросы для повторения 37

4.4. Счётчики 38

4.4. Счётчики 38

4.4.1. Вопросы для повторения 40

4.5. Арифметико-логическое устройство 40

4.5. Арифметико-логическое устройство 40

4.5.1. Сумматор 41

А 41

В 41

4.5.2. Логические операции 45

4.5.3. Вопросы для повторения 45

4.6. Память 45

4.6. Память 45

4.6.1. Информационная ёмкость блока памяти 45

4.6.2. Адресная организация памяти 46

4.6.3. Классификация микросхем памяти 46

4.6.4. Организация ПЗУ на базе диодной матрицы 47

4.6.5. Построение регистрового ОЗУ 48

5. ПРИНЦИПЫ ОРГАНИЗАЦИИ МИКРОПРОЦЕССОРОВ 51

5.1. Основные функциональные узлы центрального процессора 51

5.1. Основные функциональные узлы центрального процессора 51

5.2. Процессор, работающий с одноадресными командами 54

5.2. Процессор, работающий с одноадресными командами 54

5.2.1. Описание работы 54

5.2.2. Примеры реализации некоторых команд 56

1) Команда пересылки содержимого аккумулятора в ячейку памяти (MOV M ,A) 56

2) Команды сложения (вычитания) содержимого аккумулятора с операндом в ячейке памяти, адресуемой в команде (ADD M (SUB M)) 56

3) Команды логического умножения (логического сложения) содержимого аккумулятора с операндом в памяти AND M; OR M; 56

Схема команды: (А and М?А (А or М?А)) 56

4) Команда пересылки содержимого ячейки памяти в аккумулятор (MOV A,M) 57

Схема команды: (М?А) 57

5) Команда безусловного перехода на метку Addr (JMP Addr) 57

5.3. Реализация устройства управления 57

5.3. Реализация устройства управления 57

(управляющий автомат с жёсткой логикой) 57

(управляющий автомат с жёсткой логикой) 57

(для процессора с одноадресными командами) 59

(для процессора с одноадресными командами) 59

5.5. Вопросы для повторения 60

5.5. Вопросы для повторения 60

6. Контрольная работа 61

6.1. Задания к контрольной работе 61

6.1. Задания к контрольной работе 61

6.2. Методические указания к контрольной работе 63

6.2. Методические указания к контрольной работе 63

6.3. Содержание отчёта по контрольной работе 64

6.3. Содержание отчёта по контрольной работе 64

Вопросы к экзамену 65

Литература 66

Оглавление 67

Учебное пособие 71



Учебное издание
Владислав Алексеевич Егоров

канд. техн. наук, доцент


ОСНОВЫ МИКРОПРОЦЕССОРНЫХ

СИСТЕМ УПРАВЛЕНИЯ

Учебное пособие


Редактор Е.В. Трифонова

ЛР № 020825 от 21.09.93


Подписано в печать 15.10.2002.

Формат 60 х 84 1/16. Бумага писчая. Печать офсетная.

Усл. печ. л. 7,02. Уч.-изд. л. 4,05. Тираж

Редакционно-издательский отдел ГОУВПО «Комсомольский-
на-Амуре государственный технический университет»

681013, Комсомольск-на-Амуре, пр. Ленина, 27.
Полиграфическая лаборатория ГОУВПО «Комсомольский-

на-Амуре государственный технический университет»

681013, Комсомольск-на-Амуре, пр. Ленина, 27.


1   2   3   4   5   6   7   8   9


1) Команда пересылки содержимого аккумулятора в ячейку памяти (MOV M ,A)
Учебный материал
© nashaucheba.ru
При копировании укажите ссылку.
обратиться к администрации