Егоров В.А. Основы микропроцессорных систем управления - файл n1.doc

приобрести
Егоров В.А. Основы микропроцессорных систем управления
скачать (1446 kb.)
Доступные файлы (1):
n1.doc1446kb.30.05.2012 11:10скачать

n1.doc

1   2   3   4   5   6   7   8   9

Запишем логическое выражение. Для этого по табл. 8 составим логическую сумму, где слагаемыми являются логические произведения аргументов, взятых из строк, где функция равна 1. При этом если в этой строке аргумент равен 0, то он берется с инверсией. В данном случае F равна 1 в первой и последней строке, причем в первой строке оба аргумента равны нулю. Поэтому логическое выражение имеет вид:



Для аппаратной реализации логических выражений используем бесконтактные логические элементы, при этом учитываем правило приоритета: сначала выполняются действия в скобках (в данном случае их нет), затем операции логического отрицания (инверсии), далее выполняется логическое умножение и последним логическое сложение. Такая последовательность операций для нашего выражения дает схему (рис. 10).

Такие схемы используются для контроля точного совпадения двоичных кодов, при этом количество таких схем равно разрядности кодов, а выходы схем объединяются на элементе И.




Рис.10. Схема совпадения (эквивалентность)

4.1.3. Дешифратор



Дешифратор - это комбинационная схема, имеющая n входов и m выходов и преобразующая комбинацию входных сигналов (код) в выходной сигнал на отдельном выходе, номер которого является десятичным эквивалентом двоичного кода на входе. То есть каждому предусмотренному набору входных сигналов соответствует один вполне определенный возбужденный выход. Дешифратор называется полным, если он имеет столько выходов m, сколько различных комбинаций может иметь n – разрядное двоичное число на его входах, то есть m = 2n.

Если дешифратор имеет три входа, то максимально он будет иметь восемь выходов. Все состояния такого дешифратора приведены в табл. 8.

Таблица 8

Входы

Выходы

X2

X1

X0


P0

P1

P2

P3

P4

P5

P6

P7

0

0

0

0

1

1

1

1

0

0

1

1

0

0

1

1

0

1

0

1

0

1

0

1

1


1



1


1


1



1

1


1


Аналитически его работа описывается логическими выражениями:



Согласно этим выражениям схема дешифратора на три входа имеет вид, изображённый на рис. 11.




Рис.11. Схема полного дешифратора на три входа

Дешифратор широко применяется в цифровых устройствах в системах преобразования сигналов и выбора элементов, поэтому он выпускается в виде отдельной микросхемы. Следует также отметить, что дешифратор может имнеть дополнительные вспомогательные входы (например вход синхронизации или выбора микросхемы), которые расширяют возможности его использования. Дешифраторы имеют условное обозначение (рис.12). Здесь дешифратор имеет дополнительный вход выбора микросхемы “CS”. При наличии на входе “CS” логического нуля, все выходы будут иметь состояние логического нуля, независимо от входной комбинации.




Рис.12. Условное графическое обозначение дешифратора на три входа (3:8)

4.1.4. Мультиплексор



Мультиплексор - это комбинационная схема, обеспечивающая выбор и подключение сигнала с одной из нескольких входных линий на выходную. Как правило, мультиплексор (его еще называют селектором) имеет n управляющих и m=2n информационных входов и один выход. На управляющие входы подается число в двоичном коде, которое указывает, какой из информационных входов подключить к выходу (какой из входных информационных сигналов передать на выход).

Например, мультиплексор с двумя управляющими входами (n = 2) может иметь четыре информационных входа (m= 2n), и его работа описывается табл. 9, где X1 , X0 - управляющие входы, D3,D2,D1,D0 - информационные входы, Y - выход.

Таблица 9

X1

X0


Y

0

0

1

1

0

1

0

1

D0

D1

D2

D3


В соответствии с табл. 9 логическое выражение, описывающее работу мультиплексора на четыре информационных входа, имеет вид:





Рис. 13. Схема мультиплексора на четыре информационных входа



Рис. 14. Условное графическое обозначение мультиплексора

Согласно этому выражению схема мультиплексора может быть реализована следующий образом (рис. 13).

Дешифратор, как и мультиплексор, может иметь дополнительные управляющие входы, например вход синхронизации E. Условное графическое обозначение мультиплексора изображено на рис. 14.

4.1.5. Вопросы для повторения



1. Какое устройство называется комбинационной схемой?

2. Как задается закон функционирования комбинационной схемы?

3. Как составить логическое выражение по таблице?

4. Что учитывается при составлении схем по логическому выражению?

5. Какая схема называется дешифратором?

6. Какой дешифратор называется полным?

7. Какая схема называется мультиплексором?

8. Каково назначение управляющих и информационных входов?

9. Как обозначаются на схемах дешифраторы и мультиплексоры, если они выполнены отдельной микросхемой?

4.2. Триггеры


4.2.1. Общие сведения о триггерах



Триггер – это простой цифровой автомат с памятью, то есть схема, состояние входов которой зависит не только от состояния входов в данный момент времени, но и от состояния самого устройства в предыдущие моменты времени.

Триггер является элементом, который может находиться в одном из двух устойчивых состояний. Одному из этих состояний приписывается значение 1, а другому 0.

Состояние триггера распознается по его выходу.

Под влиянием входного сигнала триггер скачкообразно переходит из одного устойчивого состояния в другое. При этом скачкообразно изменяется уровень напряжения его выходного сигнала.

Для удобства использования в схемах вычислительных устройств триггеры обычно имеют два выхода – прямой Q и инверсный . В единичном состоянии триггера на выходе Q высокий уровень сигнала (логическая единица), а в нулевом состоянии - низкий (логический нуль), на выходе – наоборот. Существует несколько различных типов триггеров. Рассмотрим некоторые из них.

4.2.2. Асинхронный RS – триггер



Триггеры этого типа имеют два входа, обозначаемые буквами S (от английского set - установить) и R (от reset - сбросить) и используемые соответственно для установки триггера в единицу и ноль. Работа такого триггера описана в табл. 10.

Схема RS – триггера может быть получена из двух логических элементов ИЛИ-НЕ (см. рис. 15, а), соединенных таким образом, что возникают положительные обратные связи, благодаря которым в устойчивом состоянии выходной транзистор у одной схемы ИЛИ-НЕ закрыт, а у другой - открыт. При отсутствии сигналов на входах (R=0, S=0) это состояние сохраняется сколько угодно долго, пока есть питание на схеме.

Таблица 10

S

R

Q

Режим

0

0

1

1

0

1

0

1

х

0

1

-

Хранение

Запись 0

Запись 1

Комбинация запрещена



Рис.15. Схема (а) и условное графическое обозначение (б) асинхронного RS – триггера на элементах ИЛИ-НЕ
При подаче сигнала на один из входов происходит подтверждение установки триггера или его переключение. При R=1, S=1 (запрещенный режим) оба выхода триггера устанавливаются в нулевое состояние и нельзя с определенностью сказать, в каком состоянии будет триггер после одновременного снятия входных сигналов. На рис. 15, б приведено условное обозначение асинхронного RS - триггера.

Часто триггеры этого типа реализуются на элементах И-НЕ (см. рис. 16, а); для них таблица переходов (табл. 11) и условное обозначение (рис. 16, б) будут иными.

Таблица 11





Q

Режим

0
0

1

1

0
1

0

1

-
1

0

х

Комбинация запрещена

Запись 1

Запись 0

Хранение




Рис.16. Схема (а) и условное графическое обозначение (б) асинхронного RS – триггера на элементах И-НЕ
В отличие от предыдущего случая здесь управление триггером осуществляется подачей на один из входов логического нуля.

4.2.3. Синхронный RS – триггер



Для повышения надежности и более четкой работы цифровые устройства переключаются в фиксированные моменты времени, задаваемые тактовыми импульсами или импульсами синхронизации. Введение синхронизации для RS – триггера осуществляется установкой на входе двух элементов И-НЕ (рис. 17, а).



Рис.17. Схема (а) и условное графическое обозначение (б) синхронного RS – триггера
В этой схеме вход C является входом синхронизации. При состоянии входа C = 0 оба входных элемента И-НЕ на своих выходах имеют единичное состояние и, следовательно, RS – триггер (вторая часть схемы) находится в состоянии хранения информации. Установка триггера в состояние 0 или 1 возможна только при подаче на вход C тактового импульса (C = 1). Действительно, допустим, что на вход подано S = 0, R = 1, и с приходом тактового импульса верхний элемент будет иметь на выходе 1, а нижний – 0, что приведет к переводу триггера в нулевое состояние. По окончании тактового импульса триггер опять закроется и перейдет в режим хранения. При наличии импульсов синхронизации таблица переходов синхронного RS – триггера соответствует табл. 10.

4.2.4. Двухтактный RS – триггер



В некоторых случаях новое состояние триггера оказывается логически зависимо от состояния своего выхода. В этих случаях используют двухтактные схемы (рис. 18, а).

Двухтактный RS – триггер состоит из двух включенных последовательно синхронных однотактных триггеров, образующих две ступени. Причем вход синхронизации второй ступени подключен к входу синхронизации схемы через инвертор. Поэтому при отсутствии импульса синхронизации (C = 0) входы схемы закрыты, а на вход C второй ступени подается 1, и она открыта, поэтому состояние первой и второй ступени одинаковое. При подаче импульса синхронизации (C = 1) открывается первая ступень и закрывается вторая, что обеспечивает сохранение предыдущей информации до конца действия импульса синхронизации и прием новой информации на первую ступень. По окончании импульса синхронизации происходит закрытие первой ступени, открытие второй и перезапись новой информации с первой ступени на вторую. Следовательно, на выходе всей схемы устанавливается новая информация. Таким образом, в данной схеме информация заносится в два приема: сначала на первую ступень триггера, а затем на вторую. Наглядно это можно показать временной диаграммой (рис. 19).



Рис.18. Схема (а) и условное графическое обозначение (б) синхронного двухтактного RS – триггера



Рис. 19. Временная диаграмма работы двухтактного RS – триггера.
Из диаграммы видно, что в отличие от однотактных схем в двухтактных - информация устанавливается по заднему фронту импульса синхронизации. Это гарантирует отсутствие повторного изменения состояния схемы за один цикл синхронизации даже в том случае, когда входные сигналы через внешние цепи зависят от выходных.

На условном графическом обозначении (рис.18, б) двухтактные триггеры обозначаются двумя буквами Т.

4.2.5. Универсальный JK-триггер



Общей особенностью RS - триггера является наличие запрещенного состояния на входах (S =1, R=1), когда может возникнуть неопределенное состояние. В JK -триггерах этот режим соответствует инверсии (изменение на противоположное) его состояния, так называемому счетному режиму, так как триггеры с таким режимом применяются в счетчиках. Это достигается введением перекрестных обратных связей с выходов на входы через элементы “И” (рис. 20,а) для двухтактного RS - триггера.



Рис.20. Схема (а) и условное графическое обозначение (б) синхронного двухтактного JK – триггера
Для данной схемы в нулевом состоянии открыт вход J, а вход K закрыт, в единичном состоянии – наоборот. Таким образом, если на входы J и K будут одновременно поданы единицы, то действовать в течение одного цикла синхронизации будет только одна из них по отрытому входу, что обеспечивает перевод триггера в противоположное состояние. Работа JK - триггера соответствует временной диаграмме, представленной на рис. 21.



Рис. 21. Временная диаграмма работы JK –триггера
Состояния для JK – триггера ( при С=1) представлены в табл. 12, условное обозначение приведено на рис. 20, б.

Таблица 12

J(S)

K(R)

Q

Режим

0

0

1

1

0

1

0

1

х

0

1

x

Хранение

Запись 0

Запись 1

Счётный


JK-триггер удобен тем, что при различных вариантах подключения его входов можно получить схемы, функционирующие как RS-, D- и T- триггер, поэтому его ещё называют универсальным триггером.

4.2.6. Информационный D-триггер



Этот тип триггера имеет один информационный вход D и по импульсу синхронизации принимает состояние этого входа. D -триггер всегда имеет вход синхронизации и широко используется как запоминающий элемент при построении цифровых схем (в регистрах и блоках регистровой памяти). Он может быть реализован как на однотактном RS -триггере (рис. 22, а), так и на двухтактных RS и JK -триггерах (рис. 22). Здесь всегда вход S имеет состояние входа D, а вход R - противоположное состоянию D. Таким образом, для RS -триггеров в этих схемах есть только два режима: установки 0 и установки 1 (табл. 13).

При работе однотактные D -триггеры обеспечивают задержку одного сигнала на полцикла синхронизации (на время паузы), а двухтактные - на один цикл синхронизации. Условное обозначение D -триггера приведено на рис. 22, г.

Таблица 13

D (S)

(R)

Q

Режим

0

1

1

0

0

1

Запись 0

Запись 1
1   2   3   4   5   6   7   8   9


Учебный материал
© nashaucheba.ru
При копировании укажите ссылку.
обратиться к администрации